Scaling of the ferroelectric field effect transistor and programming concepts for non-volatile memory applications

Fitsilis, Michael; Waser, Rainer

doi:26397

Scaling of the ferroelectric field effect transistor and programming concepts for non-volatile memory applications

Fitsilis, Michael (Author)

2005

Verantwortlichkeitsangabevorgelegt von Michael Fitsilis

ImpressumAachen : Publikationsserver der RWTH Aachen University 2005

UmfangVII, 121 S. : Ill., graph. Darst.

Aachen, Techn. Hochsch., Diss., 2005

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Waser, Rainer (Thesis advisor)^RWTH*

Tag der mündlichen Prüfung/Habilitation
2005-02-22

Online
URN: urn:nbn:de:hbz:82-20050444
URL: https://publications.rwth-aachen.de/record/62096/files/Fitsilis_Michael.pdf

Einrichtungen

Fakultät für Elektrotechnik und Informationstechnik (600000)

Inhaltliche Beschreibung (Schlagwörter)
Ferroelektrischer Transistor (Genormte SW) ; MOS-FET (Genormte SW) ; Speicherkarte (Genormte SW) ; Schaltungsentwurf (Genormte SW) ; FRAM <Informatik> (Genormte SW) ; Programmierung (Genormte SW) ; Ingenieurwissenschaften (frei) ; nicht-fluechtige Speicher (frei) ; ferroelektrischer Feldeffekttransistor (frei) ; Ferroelektrikum (frei) ; Chip (frei) ; non-volatile memories (frei) ; ferroelectric transistor (frei)

Thematische Einordnung (Klassifikation)
DDC: 620

Kurzfassung
Die zunehmende Bedeutung von nicht-flüchtigen Speichern für die Wissensgesellschaft im Informationszeitalter steht außer Frage. Bisher waren Speichersysteme unterteilt in schnelle jedoch flüchtige Arbeitsspeicher und langsame aber nicht-flüchtige Massenspeicher. Das langfristige Ziel ist aber der universelle Speicher, der hohe Zugriffsgeschwindigkeiten mit Nichtflüchtigkeit kombiniert. Ein Kandidat mit diesen Eigenschaften ist der ferroelektrische Feldeffekttransistor (FeFET), der Gegenstand der vorliegenden Arbeit ist. Einleitend werden verschiedene nicht-flüchtige Speicherkonzepte vorgestellt. Die verschiedene Alternativen werden miteinander verglichen und es wird gezeigt, dass der FeFET eine Anzahl von Vorteilen gegenüber anderen Speicherbauelementen hat. Anschließend werden die Grundregeln des Betriebes des FeFET, basierend auf dem MOSFET und dem ferroelektrischen Kondensator beschrieben. Mit einem Transistormodell und einem mathematischen Algorithmus für die Berechnung der ferroelektrischen Polarisation wird das Modell des FeFET hergeleitet. Es wird auf die verschiedenen Herausforderungen für den FeFET eingegangen. Diese umfassen das Depolarisierungsfeld und den Leckstrom, die zur Verringerung der Polarisation und infolgedessen zu kurzen Datenspeicherzeiten führen. Im Falle des Leckstroms werden, basierend auf Ladungstransportmechanismen, Simulationen präsentiert mit Hilfe deren die Grenzen der Datenspeicherzeit geschätzt werden. Die Möglichkeit der Miniaturisierung wird im Zuge der Bauelementskalierung für Speichersysteme ebenfalls untersucht und mit der für MOSFETs typische Skalierung verglichen. Es werden zwei Skalierungsregeln vorgestellt: „constant gate stack scaling” und „variable gate stack scaling”. Die erste Regel kann, im Gegensatz zur zweiten, auch auf kleinste Dimensionen angewendet werden. Als Alternative zu der physikalischen Skalierung (Verkleinerung der Dimensionen) werden Mehrebenenzellen („Multi Level Cells” oder MLC) diskutiert. Zunächst werden zwei Programmierkonzepte mit FeFETs vorgestellt: Das „negative gate erase” und das im Rahmen dieser Arbeit vorgeschlagene „positive voltage erase” Konzept. Sie werden auf Leistungsfähigkeit und Komplexität miteinander verglichen. Das „positive voltage erase” Konzept beseitigt die Notwendigkeit einer separaten Löschoperation und vereinfacht das Design eines Speicherchips nachhaltig. Abschließend wird ein 1-Kbit Speicherchip vorgestellt, das auf dem „positive voltage erase” Konzept basiert. Das Design und die Simulation wurden auf dem sogenannten „schematic level” durchgeführt. Der Chip besteht aus einem Speicherarray und einer üblichen Peripherieelektronik (Decoder, Spannungstreiber, Leseverstärker). Für die Simulationen wurden ein Schaltungssimulator und ein Bauelementsimulator eingesetzt.

The importance of non-volatile memory for storage of digital information is without question. Research over the years has led to many different types of memory, each tailored to a specific need. Always, however, the search has continued for a universal type that combines high speed operation with non-volatility. One memory device with these properties is the ferroelectric Field Effect Transistor (FeFET), which is the object of study in this thesis. First, a short introduction to non-volatile memories is given. Then a comparison of the various alternatives is made which shows that the FeFET has a number of advantages compared to other non-volatile memory devices. Then the principles of operation of the FeFET are described based on the operation of the MOSFET and the ferroelectric capacitor. Using a transistor model and a mathematical algorithm for calculating the ferroelectric polarization, the FeFET model is derived. Further, the various challenges that the FeFET faces are elaborated. These include the depolarization field and the leakage current that leads to the reduction of the remnant polarization and as a result, to short data retention times. For the case of the leakage current, simulations are presented based on current transport mechanisms to estimate the boundaries of data retention time for the device. The miniaturization of the FeFET and comparison with the scaling of the MOSFET is considered next. Two scaling approaches are suggested, variable and constant gate stack scaling, of which the latter is applicable to even smaller dimensions than the former. As an alternative to physical miniaturization (dimension shrinking), multilevel cells (MLC) are discussed. Two programming concepts with FeFETs are then investigated. One uses negative gate erase and the other a positive voltage erase method. They are compared in terms of efficiency and ease of realization. The positive voltage erase concept does away with the need for a separate erase operation and simplifies the memory chip design. Finally, a 1-Kbit chip based on the positive voltage erase concept is introduced. The design and simulation were performed in schematic level. The memory design includes the FeFET matrix and peripheral electronics (decoders, voltage drivers, sense amplifiers). For the simulations a circuit simulator and a device simulator were deployed.

OpenAccess:
PDF
(additional files)