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| 020 | _ | _ | |a 978-3-95806-814-8 |
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| 024 | 7 | _ | |a 10.18154/RWTH-2025-01945 |2 datacite_doi |
| 037 | _ | _ | |a RWTH-2025-01945 |
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| 100 | 1 | _ | |0 P:(DE-588)1361607327 |a Chen, Hsin-Yu |b 0 |u rwth |
| 245 | _ | _ | |a Redox-based random access memory arrays for computing-in-memory and neuromorphic computing |c Hsin-Yu Chen |h print, online |
| 260 | _ | _ | |a Jülich |b Forschungszentrum Jülich GmbH, Zentralbibliothek, Verlag |c 2025 |
| 300 | _ | _ | |a x, 154 Seiten : Illustrationen |
| 336 | 7 | _ | |0 2 |2 EndNote |a Thesis |
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| 490 | 0 | _ | |a Schriften des Forschungszentrums Jülich. Reihe Information/information |v 109 |
| 500 | _ | _ | |a Druckausgabe: 2025. - Onlineausgabe: 2025. - Auch veröffentlicht auf dem Publikationsserver der RWTH Aachen University. - Abweichender Titel auf dem Buchrücken |
| 502 | _ | _ | |a Dissertation, RWTH Aachen University, 2025 |b Dissertation |c RWTH Aachen University |d 2025 |g Fak05 |o 2025-01-29 |
| 520 | 3 | _ | |a Der Fortschritt der modernen Rechentechnik und -anwendungen hängt stark von der Verkleinerung der Transistoren ab, die seit fast 60 Jahren dem Mooreschen Gesetz folgt. Jedoch nähert sich die Miniaturisierung der Bauelemente zusehends ihrer physikalischen Grenze. Die weitere Entwicklung der Rechenleistung erfordert "More than Moore"-Innovationen wie speicherzentrierte Rechenarchitekturen, die vorgeschlagen wurden, um den von-Neumann-Engpass zu überwinden. In den letzten Jahren haben Computing-in-Memory (CIM), bei dem die Prozessorfunktion mit dem Speicher kombiniert und die Berechnungen direkt im Speicher ausgeführt werden, und Neuromorphic Computing (NC), bei dem künstliche elektronische Synapsen und Neuronen verwendet werden, um vom Gehirn inspirierte Architekturen zu bilden, großes Forschungsinteresse in Wissenschaft und Industrie geweckt. Neben dem herkömmlichen ladungsbasierten Speicher ist der redoxbasierte wahlzugriffsfreie Speicher (RRAM) als kostengünstiger, schneller und nichtflüchtiger widerstandsbasierter Speicher für CIM und NC anerkannt. Darüber hinaus zeichnet er sich durch einen extrem niedrigen Stromverbrauch aus, was für Anwendungen mit Künstlicher Intelligenz (KI) einen großen Vorteil darstellt. Diese Dissertation befasst sich mit der Integration in das Back-End-of-Line (BEOL) und der elektrischen Charakterisierung von aktiven RRAM-Arrays auf der Basis von Valance-Change-Memory. Unter Verwendung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) als selektierende Komponenten wurden an der Helmholtz Nano Facility im Forschungszentrum Jülich mikro- und nanoskalige Technologieplattformen für aktive RRAM-Arrays entwickelt. In der mikroskaligen Technologieplattform wurden einerseits TaOx-RRAMs vom Plug-Typ auf den NiSi-Drain-Kontakten von planaren High-k-Metal-Gate-MOSFETs integriert, wobei die NiSi-Schicht nicht direkt als untere Elektrode des RRAMs dienen sollte. Bei der Herstellung von Kontaktlöchern mit einer Fläche von 2×2 μm2 zur Freilegung der NiSi-Drain-Kontakte wurde bei der Kontaktlithografie ein Lichtinterferenzproblem, und beim reaktiven Ionenätzen (RIE) mit CHF3 wurde ein erheblicher Mikrobelastungseffekt festgestellt. Dementsprechend wurde ein direkter Schreibansatz mit einem maskenlosen Aligner eingeführt, zudem wurde die Ätzzeit durch zusätzliches Nassätzen in einprozentiger HF-Lösung verlängert. Andererseits basiert die Technologieplattform im Nanomaßstab auf der monolithischen Integration von RRAMs mit CMOS-Schaltungen (Complementary Metal-Oxide-Semiconductor), die mit dem 180-nm-Technologieknoten von TSMC hergestellt werden. Diese mit 64×64 1T-1R-Arrays konfigurierte Plattform ist mit On-Chip-Signalverstärkern und Ansteuerungs-/Erfassungsschaltungen ausgestattet, um Punktprodukt-Engines zu realisieren, die als vom Gehirn inspirierte energieeffiziente KI-Beschleuniger dienen. Mit Hilfe der Elektronenstrahllithographie (EBL) wurden die im Front-End-of-Line hergestellten MOSFETs mit Crossbar-RRAM-Bauelementen im BEOL integriert. Bei der Herstellung von RRAMs im Nanomaßstab wurde die signifikant niedrige Ausbeute an Bauelementen auf die erneute Abscheidung von Pt während des Ätzens durch reaktives Ionenstrahlätzen mit Ar (RIBE) zurückgeführt, welches auch als "Fencing" bezeichnet wird. Daher wurde die Entfernung des Fencings mit einem zusätzlichen CF4-RIBE-Prozess unter einem geneigten Winkel im Anschluss an den Ar-RIBE-Prozess durchgeführt. Außerdem wurde ein Fencing-freier RIE-Prozess mit Cr-Hartmasken unter Verwendung eines Gasgemischs aus Cl2 und Ar entwickelt, um eine signifikante Fencing-bildung während des Ar-RIBE-Prozesses zu vermeiden. Zur Ansteuerung des RRAM-integrierten CMOS-Chip wurde ein Packaging durchgeführt, um die Anbindung an einer spezifischen Betriebshardware zu ermöglichen. Schließlich wurde das bipolare Widerstandsschalten auf dem verpackten Chip erfolgreich durchgeführt, was die Funktionalität verifiziert und den Weg zur Realisierung von NC-Anwendungen ebnet. Quasistatische elektrische Messungen der TaOx-RRAMs, die auf den etablierten Technologieplattformen integriert sind, ergaben, dass die 1T-1R-Konfiguration im Vergleich zur 1R-Konfiguration Vorteile bei der Verbesserung der Stromüberschwingungskontrolle bietet, die konsistente und zuverlässige Schalteigenschaften ermöglicht. Darüber hinaus wurde auf 1T-1R-Einheitszellen durch Modulationen der Gate-Spannung während des SET-Prozesses bzw. der RESET-Stopp-Spannung ein mehrstufiges Widerstandsschalten demonstriert. Im ersten Fall sinkt der Widerstand des niederohmigen Zustands (LRS), wenn die Gatespannung für den SET-Prozess erhöht wird, und die Spannung, die zum Auslösen des anschließenden RESET-Prozesses erforderlich ist, steigt erheblich an. Im zweiten Fall führt eine höhere RESET-Stopp-Spannung zu einem höheren Widerstand des hochohmigen Zustands (HRS) und damit zu einem geringfügigen Anstieg der für die Auslösung des nachfolgenden SET-Vorgangs erforderlichen Spannung. Auffällig ist, dass der HRS-Widerstand mit zunehmender RESET-Stopp-Spannung stark schwankt. Darüber hinaus wurde festgestellt, dass die bipolare Widerstandsschalteigenschaft durch die Gate-Spannung während des Elektroformierungsprozesses beeinflusst wird, welche die Anfangsbedingungen der Sauerstoffvakanzkonzentration und der leitfähigen Filamentgeometrie für die nachfolgenden RESET- und SET-Prozesse bestimmt. Wenn die Gate-Spannung für die Elektroformierung steigt, sinken die Widerstände von LRS und HRS, und die für SET und RESET erforderlichen Spannungen werden gleichzeitig gesenkt. Unter Verwendung eines 1T-nR-Line-Arrays, das mit TaOx-RRAMs konfiguriert ist, wurde CIM experimentell durch ein zustandsabhängiges Logikgatter für Materialimplikation (IMP) demonstriert. Mit dem Schwerpunkt auf dem SET-Prozess wurden auch die Auswirkungen der Variabilität von Bauelement zu Bauelement (D2D) auf die zustandsabhängigen IMP-Logikoperationen untersucht. Durch die Zuweisung des RRAM-Bausteins mit der niedrigeren Spannung, die für SET erforderlich ist, als q-Bit wurde in Experimenten ein absoluter Vorteil bei der Verbesserung der Erfolgsrate festgestellt, was darauf hindeutet, dass die inhärente D2D-Variabilität im RRAM-Array für die zustandsabhängigen Logikoperationen von IMP ausgenutzt werden kann. Schließlich wurden passive Nano-Crossbar-Arrays aus TaOx-RRAMs mit einem Bauelementabstand von 70 nm hergestellt, um den Effekt des thermischen Übersprechens in RRAM-Arrays mit hoher Dichte zu untersuchen. Bei der Herstellung wurde die tatsächliche E-Beam-Belichtungsfläche verkleinert, um den Effekt der Mustervergrößerung zu kompensieren, der durch die nicht ideale Unterschneidung der Resistprofile bei der Lift-Off-Strukturierung und den Proximity-Effekt bei EBL verursacht wird. Durch die Emulation des Szenarios von WRITE-Operationen für SET unter dem V/2-Vorspannungsschema zeigt die halb-selektierten RRAM-Zellen neben der voll-selektierten Zelle eine hohe Retentionsfehlerrate von durchschnittlich 72 %, wenn sie sich ursprünglich im HRS befanden. Die durchschnittliche Bit-Flip-Wahrscheinlichkeit von 46 % deutet darauf hin, dass die Vorspannungspolarität über die halb-selektierten Zellen die Tendenz zum Retentionsausfall, was zu einem niedrigeren Widerstandszustand führt. |l ger |
| 520 | _ | _ | |a The advancement in modern computing technology and applications strongly relies on the transistor downscaling that has been following Moore’s law for almost 60 years. However, the device miniaturization is substantially approaching its physical limit. The further development of computation performance requires “more than Moore” innovations such as memory-centric computing architectures, which have been proposed to break the von Neumann bottleneck. Recently, computing-in-memory (CIM), combining the processor function into the memory and executing computation directly in the memory, and neuromorphic computing (NC), using artificial electronic synapses and neurons to form brain-inspired architectures, have attracted extensive research interests from academia and industry. Apart from conventional charge-based memory, redox-based random access memory (RRAM) has been acknowledged as a low-cost, high-speed, and non-volatile resistance-based memory for CIM and NC. Additionally, it has excellent compatibility to advanced complementary metal-oxide-semiconductor (CMOS) technology, and also exhibits ultra-low energy consumption, offering a great advantage to edge artificial intelligence (AI) applications. This thesis work focuses on the back-end-of-line (BEOL) integration and electrical characterization of active RRAM arrays based on valance change memory. Adopting N-channel metal-oxide-semiconductor field-effect transistors (MOSFETs) as selecting components, microscale and nanoscale technology platforms of active RRAM arrays were developed at the Helmholtz Nano Facility in Research Center Jülich. On the one hand, in the microscale technology platform, plug-type TaOx RRAMs were integrated on the NiSi drain contacts of planar high-k metal-gate MOSFETs, where the NiSi layer was not suggested to serve as the bottom electrode of RRAM directly. In the process of producing contact holes with areas of 2×2 μm2 to expose the NiSi drain contacts, a light interference issue was identified in the contact lithography, and the microloading effect was found considerable in the reactive-ion-etching (RIE) using CHF3. Accordingly, a direct writing approach was introduced by employing a maskless aligner, and the etching time was prolonged with additional wet etching in 1 % HF solution. On the other hand, the nanoscale technology platform is based on monolithic integration of RRAMs with CMOS circuitry taped out with TSMC 180 nm technology node. Configured with 64×64 1T-1R arrays, this platform is designed with on-chip signal amplifiers and driving/sensing circuitry to realize dot product engines, which serve as brain-inspired energy-efficient AI accelerators. Using e-beam lithography (EBL), the N-channel MOSFETs fabricated in the front-end-of-line were integrated with crossbar RRAM devices in the BEOL. In the fabrication of nanoscale RRAMs, the significantly low device yield was attributed to the redeposition during the Pt etching through Ar reactive-ion-beam-etching (RIBE), which is also known as fencing. Consequently, the fence removal was carried out with an additional CF4 RIBE process at a tilted angle following after the Ar-based RIBE process. Besides, a fence-free RIE process with Cr hard masks using a gas mixture of Cl2 and Ar was developed to avoid significant fencing during the Ar-based RIBE process. To drive the RRAM-integrated CMOS die, chip packaging was carried out to enable the connection to a customized operating hardware. Eventually, bipolar resistive switching was successfully performed on the packaged chip, which verifies the functionality and paves the way to realizing NC applications. From quasi-static electrical measurements of the TaOx RRAMs integrated on the established technology platforms, the 1T-1R configuration was proven advantageous in improving the current overshoot control, which enables consistent and reliable switching characteristics, in comparison to the 1R configuration. In addition, multi-level resistive switching was demonstrated on 1T-1R unit cells through modulations of the gate voltage during SET process and the RESET-stop voltage respectively. In the former case, when the gate voltage for SET increases, the resistance of low resistance state (LRS) decreases, and the voltage required to trigger the subsequent RESET process exhibits a considerable increase. In the latter case, a higher RESET-stop voltage results in a higher resistance of high resistance state (HRS), and therefore a minor increase in the voltage required to trigger the subsequent SET process. Notably, a surge of variability in the HRS resistance was observed as the RESET-stop voltage increases, which appears to be the limitation for the multi-level resistive switching modulated by the RESET-stop voltage. Furthermore, the bipolar resistive switching property was found to be affected by the gate voltage during electro-forming process, which determines initial conditions of oxygen vacancy concentration and conductive filament geometry for subsequent RESET and SET processes. As the gate voltage for electro-forming increases, the resistances of LRS and HRS decrease, and the voltages required for SET and RESET are lowered simultaneously. It was also found that the electro-formed condition changed dramatically when the equivalent current compliance exceeded a critical value. Using a 1T-nR line array configured with TaOx RRAMs, CIM was experimentally demonstrated by a stateful logic gate for material implication (IMP), where the transistor not only provides flexible tuning of the series resistance by the gate voltage, but also improves current overshoot control during SET processes in the RRAMs when performing logic operations. With the focus on the SET process, impact of device-to-device (D2D) variability on the IMP stateful logic operations was investigated. By assigning the RRAM device with the lower voltage required for SET as the q bit, an absolute advantage in success rate enhancement was concluded from experiments, suggesting that the inherent D2D variability in the RRAM array can be exploited for the IMP stateful logic operations. Lastly, passive nano-crossbar arrays of TaOx RRAMs with the device spacing of 70 nm were fabricated to study the thermal crosstalk effect in high-density RRAM arrays. In the fabrication, the actual e-beam exposure area was shrunk to compensate the pattern enlargement effect caused by the non-ideal undercut of resist profiles in lift-off patterning and the proximity effect in EBL. By emulating the scenario of WRITE operations for SET under the V/2 biasing scheme, the half-selected RRAM cells adjacent to the fully-selected cell show a high retention failure rate of 72 % in average, when they were originally in the HRS. The average bit-flip probability of 46 % implies the bias polarity over the half-selected cell determines the tendency of retention failure leading to a lower resistance state. |l eng |
| 536 | _ | _ | |0 G:(BMBF)16ES1133K |a BMBF 16ES1133K - Verbundprojekt: Neuro-inspirierte Technologien der künstlichen Intelligenz für die Elektronik der Zukunft - NEUROTEC -, Teilvorhaben: Forschungszentrum Jülich (16ES1133K) |c 16ES1133K |x 0 |
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| 536 | _ | _ | |0 G:(GEPRIS)426850996 |a SFB 917 Z04 - Technologieplattform für nanoskalige ReRAM- und PCM-Bauelemente (Z04*) (426850996) |c 426850996 |x 4 |
| 536 | _ | _ | |0 G:(GEPRIS)167917811 |a SFB 917: Resistiv schaltende Chalkogenide für zukünftige Elektronikanwendungen: Struktur, Kinetik und Bauelementskalierung "Nanoswitches" |c 167917811 |x 5 |
| 588 | _ | _ | |a Dataset connected to Lobid/HBZ |
| 591 | _ | _ | |a Germany |
| 653 | _ | 7 | |a Back-End-Of-Line (BEOL) integration |
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| 653 | _ | 7 | |a Redox-based Random Access Memory (RRAM) |
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| 653 | _ | 7 | |a semiconductor device fabrication |
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| 700 | 1 | _ | |0 P:(DE-82)IDM00104 |a Mayer, Joachim |b 2 |e Thesis advisor |u rwth |
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