guest ::
Time-domain computing in hardware accelerators for edge applications
2025 & 2026
Dissertation, Rheinisch-Westfälische Technische Hochschule Aachen, 2025
Veröffentlicht auf dem Publikationsserver der RWTH Aachen University 2026
Genehmigende Fakultät
Fak06
Hauptberichter/Gutachter
;
Tag der mündlichen Prüfung/Habilitation
2025-12-01
Online
DOI: 10.18154/RWTH-2025-10712
URL: https://publications.rwth-aachen.de/record/1023746/files/1023746.pdf
Einrichtungen
Inhaltliche Beschreibung (Schlagwörter)
binary neural networks (frei) ; convolutional neural networks (frei) ; low-density parity-check codes (frei) ; time-domain computing (frei)
Thematische Einordnung (Klassifikation)
DDC: 621.3
Kurzfassung
Effizientes Rechnen gewinnt für energiebegrenzte Edge-Geräte zunehmend an Bedeutung. Digitales Rechnen bleibt wegen seiner Robustheit gegenüber Störungen und seiner Kompatibilität mit verschiedenen Technologien der dominierende Ansatz. Traditionell hat die Leistungsreduzierung auf der Skalierung der Prozesstechnologie beruht, die kleinere Bauelementabmessungen und niedrigere Betriebsspannungen umfasst. Da die Skalierung der Prozesstechnologie jedoch ihre physischen Grenzen erreicht, stellt dieser Ansatz zunehmend eine Herausforderung dar. Über die klassischen digitalen Ansätze hinaus hat das analoge Rechnen eine Renaissance erlebt und zeigt signifikante Verbesserungen in Bezug auf Energie- und Flächen-Effizienz. Dies bringt jedoch einen Kompromiss zwischen den Kosten der analogen Berechnung und dem erreichbaren Signal-Rausch-Verhältnis (SNR) mit sich. Grundsätzlich steht das analoge Rechnen vor Herausforderungen wie Variabilität, Spannungs-Skalierbarkeit und dem Aufwand für die Technologiemigration. Das Rechnen in der Zeitdomäne (ZD) hat aufgrund ihrer inhärenten Eigenschaften der analogen Signalverarbeitung und der Kompatibilität mit digitalen Schaltungen Aufmerksamkeit erlangt. Sie kodiert numerische Werte als Differenz zwischen den Ankunftszeiten diskreter Signale und nutzt die inhärenten Verzögerungseigenschaften von Schaltungen, um eine hohe Energieeffiziente zu erreichen. Durch den Einsatz digitaler Komponenten zur Kodierung von Informationen als Zeitsignale profitiert ZD-Computing von der Skalierbarkeit von Technologie und Spannung, während es mit dem kommerziellen digitalen Designfluss kompatibel bleibt. Aufgrund des Trade-offs zwischen Energie und Laufzeit werden jedoch immer noch neuartige Schaltungsdesigns und Rechenarchitekturen entwickelt, um das Potenzial des ZD-Computing optimal auszuschöpfen. Diese Dissertation konzentriert sich auf das Design von Hardware-Beschleunigern für ZD-Computing, analysiert geeignete Anwendungsbereiche und identifiziert die Prinzipien und Einschränkungen, die bei der Co-Optimierung von Algorithmen und Hardware berücksichtigt werden sollten. Sie behandelt die allgemeine Forschungsfrage: Wie lässt sich die Energieeffizienz angesichts des begrenzten technologischen Fortschritts für deterministische Signalverarbeitung verbessern? Wir beginnen unsere Untersuchung der ZD-Schaltungen mit binären neuronalen Netzwerken (BNNs) für Bildverarbeitungsaufgaben (Kapitel 2.3). Zunächst wird eine grundlegende Zelle auf Basis von Standardzellen zusammen mit ihrer entsprechenden Array-Architektur und den Peripherieschaltungen vorgeschlagen. Diese Zelle unterstützt sowohl steigende als auch fallende Flankenberechnungen. Um den Durchsatz im ZD-Computing zu verbessern, führen wir eine Signal-Pipelining-Technik ein, die den Durchsatz steigert und gleichzeitig die Berechnungsgenauigkeit bewahrt. Die Methoden der regelmäßigen Platzierung (RP) und des manuellen Routens (CR) werden verwendet, um eine strukturelle Regelmäßigkeit zu erhalten und Variationen während der Platzierung und Verdrahtung (P&R) zu minimieren. Darüber hinaus schlagen wir zwei benutzerdefinierte Verzögerungszellen für BNNs vor, die Abwägungen zwischen Energieeffizienz, Fläche und Genauigkeit bieten. Im Anschluss erweitern wir unsere Untersuchung der Zeitbereichsschaltungen auf neuronale Faltungsnetzwerke (CNNs) für komplexere Aufgaben (Kapitel 2.4). Wir betrachten zwei Designtypen: ein 1x1 Design mit benutzerdefinierten Zellen, das zwei Zellen für die 1x1 bitweise Multiplikation nutzt und dabei Genauigkeit und Energiekosten balanciert; sowie ein 1x2 Standardzellen-basiertes Design, das eine 1x2 bitweise Multiplikation unter Verwendung von 1-Bit-Gewichtungen und 2-Bit-Aktivierungen durchführt. Ein Zeit-zu-Digital-Konverter auf Basis eines Registers mit sukzessiver Approximation (SAR-TDC) wird entwickelt, um Zeitbereichssignale in digitale Werte zu konvertieren. Durch die Nutzung der inhärenten Eigenschaften des Netzwerks untersuchen wir mehrere Betriebsmodi, um die Berechnungsgeschwindigkeit des Makros zu steigern. Darüber hinaus erweitern wir das ZD-Computing über neuromorphe Anwendungen hinaus auf die Vorwärtsfehlerkorrektur (FEC) in Kommunikationssystemen, mit besonderem Fokus auf Low-Density-Parity-Check-(LDPC)-Codes (Kapitel 3.3). Wir integrieren eine Doppelflankenoperation und nutzen die Bit-Split-Technik, um eine effiziente Dekodierung zu ermöglichen. Die minimalen Werte, die am Prüfpunkt berechnet werden, werden im Zeitbereich aufbewahrt und mithilfe von TDCs in den digitalen Bereich konvertiert. Zur Optimierung der Energieeffizienz werden sowohl einzelne als auch geteilte DTC-Architekturen untersucht. Wir haben die Ergebnisse des ZD-Computings über verschiedene Anwendungen hinweg anhand mehrerer 22 nm FDSOI Prototypchips von GlobalFoundries demonstriert. Leistung und Energieverbrauch wurden unter verschiedenen Versorgungsspannungen gemessen. Für neuromorphe Anwendungen haben wir Zellverzögerungen und Ankunftszeiten von Berechnungen für unterschiedliche MAC-Ergebnisse bei verschiedenen Versorgungsspannungen analysiert und gezeigt, dass das ZD-Makro hochauflösende Berechnungen unter Prozess-, Spannungs- und Temperaturvariationen (PVT) durchführen kann. Für die LDPC-Anwendung haben wir die Genauigkeit des Minimum-Finders bei verschiedenen Versorgungsspannungen analysiert. Basierend auf mehreren erfolgreichen Tapeouts zeigen unsere Ergebnisse, dass ZD-Computing in bestimmten Anwendungsbereichen eine vielversprechende Alternative zu herkömmlichen digitalen und analogen Ansätzen darstellt. Es erreicht eine Verbesserung der Energieeffizienz von etwa 1,8- bis 3,7-fach für BNNs und eine 1,3-fache Verbesserung für CNNs im Vergleich zum Stand der Technik.Efficient computing is becoming increasingly critical for energy-constrained edge devices. Digital computing remains the dominant approach, valued for its robustness against noise and compatibility with technology scaling. Traditionally, power reduction has relied on scaling of process technology featuring smaller device dimensions and lower supply voltages. However, as process technology scaling reaches its physical limits, this approach is becoming increasingly challenging. Beyond the classical digital approaches, analog computing has undergone a renaissance, demonstrating significant improvements in energy and area efficiency. However, it comes with a trade-off between the cost of analog computation and the achievable signal-to-noise ratio (SNR). Fundamentally, analog computing faces challenges such as variability, limited voltage scaling and re-design efforts in technology migration. Time-domain (TD) computing has attracted attention for its inherent analog signal processing properties and compatibility with digital circuits. It encodes numerical values as intervals between discrete signal arrival times, leveraging the inherent delay characteristics of circuits to enable energy-efficient operation. By using digital components to encode information as time signals, TD computing benefits from technology and voltage scaling while being compatible with commercial digital design flow. However, due to its specific energy-delay trade-off, novel circuit designs and computing architectures are still being developed to optimally exploit the potential of TD computing. This thesis focuses on the design of hardware accelerators for time-domain computing, analyzing suitable application domains, and identifying the principles and constraints that should be considered during algorithm-hardware co-optimization. It addresses the general research question: How to improve energy efficiency in view of limited technological progress for deterministic signal processing? We begin our exploration of time-domain circuits with binary neural networks (BNNs) for image processing tasks (Chapter 2.3). A standard cell based basic cell is first proposed, along with its corresponding array architecture and peripheral circuits. The basic cell supports both rising and falling edge computing. To enhance throughput in TD computing, we introduce a wave-pipelining technique that improves throughput while preserving computational accuracy. Regular placement (RP) and custom routing (CR) methodologies are employed to preserve structural regularity and minimize variation during place and route (P&R). Furthermore, we propose two custom delay cells for BNNs, offering trade-offs in energy efficiency, area, and accuracy. Following this, we extend our exploration of time-domain circuits to convolutional neural networks (CNNs) for more complex tasks (Chapter 2.4). We adopt two design types: a 1x1 custom cell based design, which utilizes two custom cells for 1x1 bitwise multiplication while balancing accuracy and energy cost; and a 1x2 standard cell based design, which performs 1x2 bitwise multiplication using 1-bit weights and 2-bit activations. A successive approximation register time-to-digital converter (SAR-TDC) is designed to convert time-domain signals into digital values. By leveraging the inherent characteristics of the network, we explore multiple operational modes to enhance the computational speed of the macro. Furthermore, we extend TD computing beyond neuromorphic applications to forward error correction (FEC) in communication systems, with a particular focus on low-density parity-check (LDPC) codes (Chapter 3.3). We incorporate double-edge operation and utilize the bit-split technique to enable efficient decoding. The minimum values computed at the check node are preserved in the time domain and converted into the digital domain using TDCs. To optimize energy efficiency, both individual and shared DTC architectures are explored. We demonstrated the results of time-domain computing across various applications using multiple GlobalFoundries 22nm FDSOI silicon prototype chips. Power and performance were measured under various supply voltages. For neuromorphic applications, we analyzed cell delay and computation arrival times for different MAC results across supply voltages, demonstrating that the TD macro can perform high-resolution computations under process, voltage and temperature (PVT) variations. For the LDPC application, we evaluated the accuracy of the check node’s minimum value finder under different supply voltages. Based on multiple successful tapeouts, our results indicate that time-domain computing offers a promising alternative to conventional digital and analog approaches in certain application domains. It achieves approximately a 1.8X-3.7X improvement in energy efficiency for BNNs and a 1.3X improvement for CNNs, compared to SotA works.
OpenAccess: 
PDF
(additional files)
Dokumenttyp
Dissertation / PhD Thesis
Format
online
Sprache
English
Externe Identnummern
HBZ: HT031368764
Interne Identnummern
RWTH-2025-10712
Datensatz-ID: 1023746
Beteiligte Länder
Germany
|
The record appears in these collections: |