Physical investigation of strained Si nanowire band to band tunneling transistors and inverters

Knoll, Lars; Mantl, Siegfried

doi:urn:nbn:de:hbz:82-opus-52465

Physical investigation of strained Si nanowire band to band tunneling transistors and inverters = Physikalische Untersuchung von verspannten Si-Nanodraht Band-zu-Band-Tunneltransistoren und Invertern

Knoll, Lars (Author)

2014

Verantwortlichkeitsangabevorgelegt von Lars Knoll

ImpressumAachen : Publikationsserver der RWTH Aachen University 2014

UmfangVIII, 126 S. : Ill., graph. Darst.

Aachen, Techn. Hochsch., Diss., 2014

Zsfassung in dt. und engl. Sprache. - Druckausg.: Knoll, Lars: Physical investigation of strained Si nanowire band to band tunneling transistors and inverters

Genehmigende Fakultät
Fak01

Hauptberichter/Gutachter
Mantl, Siegfried (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2007-12-18

Online
URN: urn:nbn:de:hbz:82-opus-52465
URL: https://publications.rwth-aachen.de/record/459467/files/5246.pdf

Einrichtungen

Fachgruppe Physik (130000)

Inhaltliche Beschreibung (Schlagwörter)
Multigate-Transistor (Genormte SW) ; Nanodraht (Genormte SW) ; T-FET (Genormte SW) ; Physik (frei) ; low power electronics (frei) ; nanowire (frei) ; TFET (frei)

Thematische Einordnung (Klassifikation)
DDC: 530

Kurzfassung
Der Bedarf an einer kontinuierlichen Steigerung der Rechengeschwindigkeit, Energieeffizienz und der Komplexität von Logikschaltungen aus Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFET) wurde über viele Jahrzehnte durch Skalieren der Transistorabmessungen erfüllt. Während eine Verringerung der Versorgungsspannung VDD zu einem geringeren Energieaufwand pro Schaltvorgang führt, unterliegt eine weitere Reduzierung des Energieverbrauchs in den Leerlaufzuständen grundlegenden Beschränkungen der physikalischen Vorgänge in MOSFETs. Die inverse Unterschwellensteigung SS, die das Ion=Ioff Verhältnis zwischen der An- und Auszustände pro Spannungsdifferenz (VDD) beschreibt, ist begrenzt. Zwar kann die Schwellenspannung VTH reduziert werden, das würde aber in einem exponentiellen Anstieg des Ausstroms Ioff resultieren. Handelsübliche CMOS-Architekturen nähern sich schon heute der unteren Grenze von VTH und damit VDD. Ein Konzept eines energieeffizienten Transistors ist der Tunnelfeldeekttransistor (TFET), der kleinere SS vor allem für kleine Gate-Spannungen VG zur Verfügung stellen kann. Theoretisch ist die kleinste inverse Schwellensteigung in TFETs nicht beschränkt. Der Strom wird durch ein Modulieren der Dicke der Potentialbarriere für das Band zu Band tunneln (BTBT) an der Source des TFETs gesteuert. Dieser Ansatz ist vor allem unabhängig von der Energieverteilung der Ladungsträger, die die SS durch thermische Emission über eine Gate-Spannung gesteuerte Potentialbarriere in einem MOSFET begrenzt. Im Experiment jedoch werden in vielen Si basierten TFETs kleine Ion und schlechte Unterschwellenspannungssteigungen beobachtet. Die Tunneltransmission kann mithilfe der Wentzel-Kramers-Brillouin (WKB) Näherung berechnet werden, die wichtige Parameter für die Beschaffenheit der Dotierstoübergänge liefert. Die Materialparameter wie die Bandlücke EG und die Tunnelmasse m sollten klein sein. Zusätzlich muss der TFET eine gute Elektrostatik und steile Dotierstoprole aufweisen. Basierend auf der Verwendung von epitaktischen Siliziden und mittels Dotierstoseregation (DS) können high-/Metall-Gate Nanodraht (NW) TFETs auf verspanntem Silizium das Schaltverhalten von Si TFETs verbessern. Zunächst werden MOSFETs und Schottkydioden charakterisiert, um die Physik der epitaktischen (epi-)Silizide und DS zu studieren. In planaren Schottky-Barriere (SB) MOSFETs wird die Skalierbarkeit der Kanallänge mit epi-NiSi2 nachgewiesen und der Effekt der Schottky-Barriere auf das Kanalpotential untersucht. NW MOSFETs mit verbesserter Elektrostatik (Trigate) und Dotierstosegregation in epi-NiSi2 werden hergestellt, um die Dotierstokonzentration und den Dotierstogradienten an den Source- und Drain- Übergängen zu bestimmen. Das Konzept der Dotierstosegregation wird auf planare, Trigate und Gate-all-around (GAA) TFETs übertragen und die physikalischen Eigenschaften durch temperaturabhängige DC-Messungen von 70K bis 400K, gepulste Messungen und in Simulationen untersucht. Dabei wird durch verkippte Implantationen, das Implantieren ins Silizid und durch die Verwendung von Phosphor die Diffusionstemperatur erheblich gesenkt und die Anzahl der Kristalldefekte verringert. Die Auswirkung des störstellenunterstützten Tunnelvorganges (TAT) wird im Hinblick auf die Aktivierungsenergie und in zeitaufgelösten Messungen untersucht. Ein Ansatz, den Beitrag von TAT durch die Verbesserung der Elektrostatik zu minimieren, wird demonstriert. Die Tunneltransmission wird durch vom Metall-Gate induzierte lokale Verspannung an Source und Drain und zusätzlich durch die Verwendung von biaxial verspanntem Silizium auf Isolator (sSOI) Substrat verbessert. Simulationen bestätigen die Versuchsergebnisse in Bezug auf SB-tunneln (SBT), BTBT, TAT und den Eekt der lokalen Verspannung. Nach einer Kalibration der Simulationsparameter auf die experimentellen Ergebnisse wird ein neues TFET Konzept für energieeziente Schaltungen entwickelt. Ein lokal zugverspannter TFET mit einer niedrig dotierten Drain basierend auf epi-Silizidkontakten mit quasi-Heterostruktur Energiebandausrichtung und asymmetrischer Dotierstoffkonzentration sowie niedrigem Widerstand der elektrischen Kontakte wird vorgeschlagen. Die in dieser Arbeit hergestellten TFETs können in einfachen logischen Schaltungen angewandt werden. Als Demonstration werden komplementäre n- und p-Kanal TFETs hergestellt und charakterisiert. Steile Übergänge bis zu einer niedrigen Versorgungsspannung von 0,2V sowie ein groer Rauschabstand und eine hohe Verstärkung werden beobachtet. Zum ersten Mal wird das Einschwingverhalten von sSOI CTFETs gemessen. Simulationen zeigen, dass eine modizierte Metall-Gate-Austrittsarbeit die Störungen durch das ambipolare Verhalten vollständig kompensiert.

The demand for continuous improvement of computation speed, power efficiency and complexity of logic circuits made of metal-oxide-semiconductor field-effect-transistors (MOSFET) has been satised over a few decades by scaling the device dimensions. Whereas the the energy per logic transition was lowered by a smaller supply voltage VDD, a further reduction of the energy consumption in the idle states is subject to fundamental limitations of the MOSFET physics. The inverse subthreshold slope SS, that determines the Ion=Ioff ratio between the on- and o-state gate voltage dierence (VDD), is limited. As a consequence, the scaling of the threshold voltage VTH, a method to reduce the supply voltage of the device, yields in an exponential increase of the o-state current Ioff. State of the art CMOS architectures are already approaching the lower limit of VTH and VDD. A concept for energy ecient transistors is represented by tunneling field-effect-transistors (TFETs), which can provide small SS especially for small gate voltages VG. Theoretically, the minimum inverse subthreshold slope is not limited in a TFET. The current is controlled by modulating the thickness of a potential barrier for band-to-band tunneling (BTBT) at the source of the TFET. This approach is mostly independent of the thermal distribution of carriers that limits SS due to thermionic emission over a gate voltage controlled potential barrier in a MOSFET. In experiments, however, small Ion and poor subthreshold slopes are observed in many Si based TFETs. The tunneling transmission calculated by using the Wentzel-Kramers-Brillouin approximation describes important parameters for the design of the TFETs. The semiconductor material parameters like the band gap EG and the tunneling mass m have to be small, furthermore, the TFET has to be designed with good electrostatics and steep doping proles. Epitaxial (epi-)silicides in combination with doping segregation (DS) in the source and drain of high-/metal gate nanowire (NW) TFETs on strained silicon are proposed to improve the performance of Si TFETs. First MOSFETs and Schottky diodes are characterized to study the physics of epitaxial silicides and DS. In planar Schottky barrier (SB) MOSFETs the scalability of the channel length with epi-NiSi2 is demonstrated and the eect of the Schottky barrier on the channel potential is studied. Trigated NW MOSFETs with improved electrostatics and dopant segregation in epi-NiSi2 are fabricated to determine the impurity concentration and gradient at the source and drain junctions. The knowledge of junction formation by DS is transferred to planar, trigate and gate-all-around (GAA) TFETs and physical characteristics are elaborated by temperature dependent DC measurementsfrom 70K to 400 K, pulsed measurements as well as by simulations. By using a tilted implantation into the silicide and the use of phosphorus, the diusion temperature is signicantly lowered and the amount of crystal defects is reduced. The eect of trap assisted tunneling TAT is studied by activation energy extraction and in time resolved measurements. An approach to minimize the contribution of TAT by improving the electrostatics is demonstrated. Improved tunneling transmission caused by local tensile strain at the junctions stemming from metal gate induced stress in addition to biaxially strained silicon on insulator (sSOI) substrate is illustrated. Simulations conrm the experimental results with respect to Schottky barrier tunneling (SBT), BTBT, TAT and local strain. After adjusting the simulation parameters to experimental results a new device layout is proposed as a concept to outperform MOSFET logic in low power applications. A locally tensile-strained TFET with a low doped drain based on epitaxial silicide contacts is proposed that combines a quasi-hetero structure energy band alignment with asymmetrical doping and low resistive electrical contacts. The devices fabricated in this work demonstrate the applicability in logic circuits. As a demonstration n- and p-channel complementary (C)TFET inverters are fabricated and characterized. A steep transition to a low supply voltage of 0.2V with a large noise margin and gain is observed, showing the potential for low power applications. For the rst time the transient response of CTFETs on sSOI is measured. Simulations demonstrate that a modied metal gate workfunction can fully compensate degradation due to ambipolar behavior.

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