Advanced circuit design of gigabit density ferroelectric random access memories

Rickes, Jürgen Thomas; Waser, Rainer

doi:urn:nbn:de:hbz:82-opus-4619

Advanced circuit design of gigabit density ferroelectric random access memories

Rickes, Jürgen Thomas

2002

Verantwortlichkeitsangabevorgelegt von Jürgen Thomas Rickes

ImpressumAachen : Publikationsserver der RWTH Aachen University 2002

UmfangVII, 142 S. : graph. Darst.

Aachen, Techn. Hochsch., Diss., 2002

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Waser, Rainer (Thesis advisor)^RWTH*

Tag der mündlichen Prüfung/Habilitation
2002-12-06

Online
URN: urn:nbn:de:hbz:82-opus-4619
URL: https://publications.rwth-aachen.de/record/58866/files/02_201.pdf

Einrichtungen

Fakultät für Elektrotechnik und Informationstechnik (600000)

Inhaltliche Beschreibung (Schlagwörter)
Ingenieurwissenschaften (frei) ; FeRAM (frei) ; ferroelectric memories (frei)

Thematische Einordnung (Klassifikation)
DDC: 620

Kurzfassung
Die Arbeit befasst sich mit dem Schaltungsentwurf ferroelektrischer Speicherchips – sogenannter FeRAMs (ferroelectric random access memories). Es werden übliche Schaltungen und Techniken, die in heutigen FeRAMs Anwendung finden, auf ihre Eignung für künftige FeRAMs hin untersucht. Darüber hinaus werden neue Schaltungen und Techniken vorgestellt, von denen einige bereits auf zwei Speicherchips, die im Rahmen dieser Arbeit entwickelt wurden, erprobt wurden. Die Speicherzelle eines FeRAM ähnelt vom Prinzip her der Speicherzelle eines DRAM, da beide einen Kondensator zur Speicherung von Informationen verwenden. Wobei es sich im Falle von FeRAM um einen ferroelektrischen Kondensator und nicht um einen dielektrischen Kondensator handelt. Ferroelektrische Kondensatoren zeigen ein hysteretisches Verhalten zwischen angelegter Spannung und Ladung. Im spannungslosen Zustand existieren daher zwei remanente Polarisationszustände, die eindeutig unterscheidbar sind. Diese Eigenschaft wird zur nicht-flüchtigen Speicherung digitaler Information ausgenutzt. Zunächst wird ein Simulations-Modell für den ferroelektrischen Kondensator vorgestellt, welches zu Beginn dieser Arbeit entwickelt und in einen weitverbreiteten Schaltungssimulator (Cadence spectre TM) als HDL Modell implementiert wurde. Beispielhaft wird das Modell zur Untersuchung der Auswirkungen des Imprint-Effektes (engl.: Einprägungseffekt) auf den Speicherbetrieb eingesetzt. Es erlaubt die Simulation der verbleibenden Signalspannung einer ferroelektrischen Speicherzelle, welche sich sehr lange Zeit im selben Polarisationszustand befunden hat. Das Modell wurde ebenfalls in zwei kommerziell erhältliche Schaltungssimulatoren fest integriert (HPSpiceTM und HSIM TM). Der Hauptteil dieser Arbeit befasst sich mit der Entwicklung von zwei ferroelektrischen Speicherchips. Der erste Chip, ein 0.35µm 512-kbit FeRAM besteht zu einer Hälfte aus konventionellem FeRAM und zur anderen Hälfte aus Chain FeRAM. Diese Aufteilung ermöglicht die gleichzeitige Untersuchung beider Speicherarchitekturen. Die Chain FeRAM Architektur verbindet mehrere Kondensatoren zu einer Kette (engl.: chain), um Integrationsdichte und Geschwindigkeit zu erhöhen. Beim zweiten Chip handelt es sich um ein 0.13µm 4-Mbit embedded FeRAM. „Embedded” (engl.: eingebettet) bedeutet, dass der Speicher zusammen mit anderen Schaltungen (z.B. einem digitalen Signalprozessor, kurz: DSP) auf demselben Chip integriert werden kann und keiner zum Standard Logik CMOS Prozess inkompatiblen Prozessschritte bedarf. Die Speicherzelle ist nur 0.58 µm² groß und stellt die bis dato kleinste realisierte FeRAM Speicherzelle dar. Die hohe Integrationsdichte (~900 kbit/mm²) erlaubt nahezu die Realisierung eines Gigabit FeRAMs. Darüber hinaus verfügt dieser Chip über eine Vielzahl von neuen Schaltungen und Spezialfunktionen, welche unter anderen erlauben, die ferroelektrische Speicherzelle in vielerlei Hinsicht zu charakterisieren. Beispielsweise reduziert ein Betriebsmodus die erforderliche Zeit zur Ausführung des bekannten Ermüdungstestes (auch: fatigue test) der FeRAM Speicherzelle. Der Test besteht aus 10 12 Schreibzugriffen auf dieselbe Speicherzelle und benötigt typischerweise zwischen 2 bis 5 Tagen zur Ausführung. Der Spezialmodus benötigt für den gleichen Test nur 6 Stunden. Zudem erlaubt er die Ausführung von 10 14 Testzyklen, welches vorher nicht möglich war. Ein weiterer Betriebsmodus ermöglicht die Messung der Ladung aller 4 Mio. Speicherzellen innerhalb kürzester Zeit (~45 ms). Diese unwahrscheinlich kurze Messdauer (bisher üblich waren ca. 3 Min.) könnte möglicherweise die Grundlage für neue Methoden der Echtzeit Charakterisierung/Kalibrierung oder der Qualitätskontrolle von ferroelektrischen Speicherchips bilden. Abschließend befasst sich die Arbeit mit den Vor- und Nachteilen von Chain FeRAM und präsentiert eine vereinfachte Scaling Theorie für FeRAM.

The thesis deals with the circuit design of ferroelectric memory chips - called FeRAMs (ferroelectric random access memories). Regular circuits and techniques used in today's FeRAMs are examined for their suitability for use in future FeRAMs. New circuits and techniques are also presented. Some of these have been used in two memory chips which were developed within the framework of this thesis. The memory cell of a FeRAM is similar to one found in DRAM, since both use a capacitor to store information. In the case of FeRAM it is a ferroelectric and not a dielectric capacitor. Ferroelectric capacitors show hysteretic behavior between applied voltage and resulting charge. In an idle condition there are therefore two remanent polarization states which can be clearly differentiated. This property is used for the non-volatile storage of digital information. First, a simulation model for the ferroelectric capacitor is presented which was developed at the beginning of this work and implemented in a widespread circuit simulator (Cadence spectre TM) as a HDL model. The model is employed to investigate the effect of imprint on the memory operation. It permits the simulation of remaining signal voltage of a ferroelectric memory cell, which has been in the same polarization state for a very long time. The model was also integrated into two circuit simulators that are commercially available (HPSpice TM und HSIM TM). The main part of the thesis deals with the development of two ferroelectric memory chips. The first chip, a 0.35µm 512-kbit FeRAM consists half of a conventional FeRAM and half of a Chain FeRAM. This partitioning allows both types of memory architecture to be studied simultaneously. The Chain FeRAM architecture links several capacitors to a chain to increase the integration density and speed. The second chip is a 0.13µm 4-Mbit embedded FeRAM. ’Embedded’ means that the memory can be integrated with other circuits (e.g. a digital signal processor: DSP) on the same chip and does not require any process steps incompatible with the standard logic CMOS process. The memory cell occupies only 0.58 µm² and is to date the smallest FeRAM memory cell realized. The high integration density (~900 kbit/mm²) almost allows the realization of a Gigabit FeRAM. Moreover, this chip has a variety of new circuits and special functions, which allow the ferroelectric cell to be characterized in many respects. For instance, an operational mode reduces the time required to carry out the well-known fatigue test of the FeRAM storage cell. The test comprises 10 12 write accesses to the same cell and normally requires 2 - 5 days. The special mode only requires 6 hours for the same test. It also allows the execution of 10 14 test cycles which was not possible before. A further operation mode allows the measurement of the charge of all 4 million memory cells within the shortest time (~45 ms). This incredibly short period of measurement (as yet approx. 3 min.) could possibly form a basis for new methods of real-time characterization/calibration or quality control of ferroelectric chips. Finally, the thesis deals with the advantages and disadvantages of Chain FeRAMs and presents a simplified scaling theory for FeRAM.

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