Parallele Prozessarchitektur für die Raum-Zeit-Entzerrung in breitbandigen Funksystemen mit adaptiven Gruppenantennen

Brühl, Lars; Rembold, Bernhard

doi:HT014617121

Parallele Prozessarchitektur für die Raum-Zeit-Entzerrung in breitbandigen Funksystemen mit adaptiven Gruppenantennen = Parallel Processor Architecture for Space-Time Signal Processing in Broadband Radio Communication with Adaptive Antenna Arrays

Brühl, Lars (Author)

2005 & 2006

Verantwortlichkeitsangabevorgelegt von Lars Brühl

ImpressumAachen : Shaker 2005

UmfangVI, 164 S. : graph. Darst.

ReiheBerichte aus der Hochfrequenztechnik

Aachen, Techn. Hochsch., Diss., 2005

Druckausgabe: 2005. - Onlineausgabe: 2006

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Rembold, Bernhard (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2005-07-08

Online
URN: urn:nbn:de:hbz:82-opus-12792
URL: https://publications.rwth-aachen.de/record/62194/files/Bruehl_Lars.pdf

Einrichtungen

Fakultät für Elektrotechnik und Informationstechnik (600000)

Inhaltliche Beschreibung (Schlagwörter)
Ingenieurwissenschaften (frei) ; Raum-Zeit-Signalverarbeitung (frei) ; Parallelprozessor (frei) ; Intelligente Antenne (frei) ; SIMD (frei) ; SDMA (frei) ; MIMO (frei) ; FPGA (frei)

Thematische Einordnung (Klassifikation)
DDC: 620

Kurzfassung
Zur Steigerung der Datenrate breitbandiger Funksysteme werden in Zukunft adaptive Gruppenantennen mit einem räumlichen Multiplex eingesetzt. Für die wirtschaftliche Umsetzung der Signalverarbeitung besteht ein Bedarf an effizienten Parallelprozessoren. Die Transformation in den Frequenzbereich schafft die Voraussetzung für eine effiziente Parallelisierung in Verbindung mit einer flexiblen Programmierbarkeit. Gegenstand dieser Arbeit sind die Entwicklung einer entsprechenden Prozessorarchitektur, eine Abschätzung der Anforderungen an die Wortbreiten in Abhängigkeit der Zahlendarstellung sowie eine Aufwandsabschätzung anhand einer exemplarischen Umsetzung. Als Grundlage für die Anwendung des Prozessors wird zunächst ein Übertragungsmodell definiert. Besonderen Wert wird auf eine einheitliche Beschreibung für die Ein- und Mehrträgermodulation unter zusätzlicher Berücksichtigung einer Spreizung gelegt. Auf Basis des Übertragungsmodells wird das Optimierungsproblem einer linearen Detektion nach dem Kriterium des minimalen mittleren quadratischen Fehlers formuliert. Verschiedene Verfahren zur Lösung des Problems werden vorgestellt und auf die zugrunde liegenden Operationen hin untersucht. Die Anzahl der erforderlichen Operationen wird tabellarisch gegenübergestellt. Alle Verfahren weisen eine weitest gehend unabhängige Verarbeitung von Unterträgergruppen auf Basis komplexwertiger Vektorprodukte auf.Die Betrachtung der Anwendung resultiert in einer Prozessorarchitektur mit einer größeren Anzahl identischer Prozessorelemente und einer gemeinsamen Steuereinheit. Die anwendungsspezifische Optimierung der Prozessorelemente auf die sequentielle Berechnung komplexwertiger Vektorprodukte ermöglicht eine effiziente Ausführung aller betrachteten Verfahren nahe der theoretischen Rechenkapazität. Die Auslegung der Steuereinheit auf einen linearen Programmablauf von Vektorbefehlen schafft die Vorraussetzung für die hohe Effizienz in der Ausführung und erlaubt zudem eine einfach strukturierte Programmierung.Am Beispiel numerisch kritischer Verfahren werden die Wortbreiten der Rechenwerke jeweils für eine Festkomma- und eine Fließkomma-Arithmetik dimensioniert. Linklevelsimulationen mit einem parametrierbaren, stochastischen Kanalmodell zeigen den Einfluss von Quantisierungsfehlern und Überläufen in Abhängigkeit der Übertragungsparameter. Die Prozessorarchitektur wurde auf einer leistungsfähigen FPGA-Plattform realisiert und als Bestandteil eines Demonstrators zur Funkübertragung bei 10 GHz eingesetzt. Die Betrachtung von Ressourcenbedarf und Verlustleistung erlaubt eine konkrete Bewertung der Wirtschaftlichkeit für eine FPGA-Umsetzung sowie erste Abschätzungen für eine ASIC-Implementierung des Prozessors. Mit einer Rechenleistung von 17,6 GMAC/s ist der Prozessor für acht Sende- und Empfangsantennen mit einer Summendatenrate von bis zu 800 Mbit/s ausgelegt und zeigt die Machbarkeit unter hohen Anforderungen. Die Architektur ist über die Anzahl der Prozessorelemente skalierbar. Die Resultate der exemplarischen Umsetzung können daher auch auf andere Anforderungen übertragen werden.

Spatial multiplexing with adaptive antenna arrays will by applied to increase the data rate in future broadband radio systems. For an economic implementation of the required signal processing there is a demand for highly efficient parallel processors. Transformation in the frequency domain enables an efficient parallelization in conjunction with a flexible programmability. In this dissertation a corresponding application specific processor architecture is developed, requirements on word widths for fixed-point and floating-point arithmetic are evaluated and the implementation effort is shown in an exemplary application.As a basis for the application, first a transmission model is defined using a unified description of single- and multi-carrier modulation with optional spreading. Based on the transmission model the optimization problem of linear detection with minimum mean square error criterion is introduced. Several approaches to solve the problem are analyzed in relation to the underlying structure, kind and number of operations. All considered algorithms are characterized by independent processing of sub-carrier groups based on complex valued vector products. The characteristics of the designated applications result in a SIMD processor architecture using several identical arithmetical units (processor elements) configured by one common control unit. The application specific optimization of the processor elements for sequential calculation of complex valued vector products allows an efficient implementation of all considered algorithms near the peak processing power. The efficiency together with a simple structured programmability is obtained by the introduction of vector commands and the restriction to a linear command sequence.For two numerically critical algorithms the word widths of the arithmetical units are dimensioned using either fixed-point or floating-point arithmetic. Link level simulations based on a stochastic channel model show the influence of quantization errors and overflows in dependency of transmission parameters. The proposed processor architecture was implemented on a FPGA platform as part of a MIMO-WLAN demonstrator transmitting on a radio frequency near 10 GHz. By the analysis of resource and power consumption, the economic efficiency of the processor is evaluated for an FPGA implementation and estimated for an ASIC implementation. With a peak processing power of 17.6 GMAC/s, the processor is dimensioned for a raw bit rate of 800 Mbit/s using eight transmit and receive antennas. While feasibility is proved under high requirements, the scalability of the architecture by the number of processing elements allows the adoption of the results to other requirements.

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