Deep submicron full-custom VLSI design of highly optimized high throughput low latency LDPC decoders

Korb, Matthias; Noll, Tobias G.

doi:urn:nbn:de:hbz:82-opus-40475

Deep submicron full-custom VLSI design of highly optimized high throughput low latency LDPC decoders = Entwurf hochoptimierter hochratiger LDPC-Dekoder mit geringer Latenz in Deep-Submicron VLSI-CMOS-Technologien

Korb, Matthias (Author)

2012

Verantwortlichkeitsangabevorgelegt von Matthias Korb

ImpressumAachen : Publikationsserver der RWTH Aachen University 2012

UmfangXIII, 129 S. : Ill., graph. Darst.

Aachen, Techn. Hochsch., Diss., 2012

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Noll, Tobias G. (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2012-01-18

Online
URN: urn:nbn:de:hbz:82-opus-40475
URL: https://publications.rwth-aachen.de/record/64171/files/4047.pdf

Einrichtungen

Lehrstuhl für Allgemeine Elektrotechnik und Datenverarbeitungssysteme (611110)

Inhaltliche Beschreibung (Schlagwörter)
Low-Density-Parity-Check-Code (Genormte SW) ; Digitale Signalverarbeitung (Genormte SW) ; VLSI (Genormte SW) ; Digitale integrierte Schaltung (Genormte SW) ; CMOS-Schaltung (Genormte SW) ; Kommunikationssystem (Genormte SW) ; Ingenieurwissenschaften (frei) ; Kostenmodelle (frei) ; Kanaldekoder (frei) ; Festkomma-Arithmetik (frei) ; quantitative Architektur-Analyse (frei) ; Kommunikationssysteme (frei) ; cost models (frei) ; channel decoder (frei) ; fixed-point arithmetic (frei) ; quantitative architecture analysis (frei) ; communication systems (frei)

Thematische Einordnung (Klassifikation)
DDC: 620

Kurzfassung
Um den steigenden Kommunikationsbedarf bei gegebener Bandbreite eines Übertragungskanals zu gewährleisten, ergibt sich die Notwendigkeit für immer komplexere Sende- und Empfangssysteme. Eine wesentliche Komponente ist dabei die Kanal-Codierung, die durch Hinzufügen von Redundanz ermöglicht, empfangsseitig Übertragungsfehler zu korrigieren. Low-Density-Parity-Check (LDPC-) Codes erlauben dabei Bit-Fehler-Raten, die deutlich unter denen von Turbo-Codes liegen. Obwohl LDPC-Codes schon 1962 von R. G. Gallager entwickelt wurden, hat die Komplexität der Dekoder eine integrierte CMOS-Implementierung lange Zeit verhindert. Erst aufgrund der Fortschritte in der Halbleiter-Technologie und der damit verbundenen Möglichkeit, digitale Schaltungen bestehend aus vielen Millionen Transistoren zu integrieren, wurden LDPC-Codes in den letzten Jahren vermehrt in Kommunikationssystem-Standards vorgesehen. Die LDPC-Dekoder stellen dabei regelmäßig komplexe und kritische Schlüssel-Komponenten dar, die die Silizium-Fläche, den Durchsatz sowie die Latenz und den Energiebedarf der Empfangssysteme wesentlich beeinflussen. Die vorliegende Dissertationsschrift ist daher der Konzeption und dem Entwurf eines flächen-, latenz-, und energieoptimierten LDPC-Dekoders gewidmet. Zur strukturierten Analyse möglicher Dekoder-Varianten wird eine Methodik erarbeitet, welche ausgehend von einer konkreten Anwendung effiziente Lösungen identifiziert. Die dabei durchgeführte Optimierung umfasst alle Entwurfsebenen, beginnend mit der Algorithmus-Ebene bis hin zur physikalischen Implementierungsebene. Um quantitative Analysen und Optimierungen auf den verschiedenen Entwurfs-Ebenen zu ermöglichen, werden Flächen-, Durchsatz- und Energie-Kostenmodelle für zwei Basis-Dekoder-Architekturen hergeleitet. Im Verlauf des Optimierungsprozesses können dann Auswirkungen verschiedener Entwurfsstrategien quantitativ bewertet werden. Um effiziente Festkomma-Realisierungen des Algorithmus zu identifizieren, wurde ein parametrisiertes HDL-Modell bearbeitet, welches in Kombination mit Hardware-beschleunigten Simulatoren genutzt werden kann, um den Einfluss von Sättigungs- und Quantisierungseffekten auf die Dekodier-Eigenschaft zu untersuchen. Eine systematische Aufteilung und Exploration des Architektur-Entwurfsraums führte zu einer neuartigen flächen-, latenz- und energieoptimierten Architektur. Um die Vorteile der vorgestellten Entwurfsmethodik zu verifizieren, wurde ein LDPC-Dekoder für eine exemplarische hochratige Anwendung in einer 40nm CMOS-Technologie implementiert. Der abschließende Vergleich mit aus der Literatur bekannten Implementierungen zeigt, dass durch die gemeinsame und gleichzeitige Optimierung auf allen Entwurfsebenen eine signifikante Steigerung der Effizienz etwa um den Faktor 10 erzielt werden konnte.

To satisfy the increasing demand for communication bandwidth more and more complex transmission systems are required. Channel coding as one fundamental block of such systems allows for a receiver-sided detection and correction of communication errors by introducing redundancy. Thereby, Low-Density Parity-Check (LDPC) codes achieve very low bit-error rates which are significantly lower than those of, for example, Turbo codes. Although, LDPC codes have already been introduced by R. G. Gallager in 1962, the complexity of LDPC decoders impeded their monolithic integration for a long time. The progress in VLSI-CMOS technology and the possibility to integrate digital circuits with millions of transistors allowed such an integration only in the recent years. Since then, LDPC codes have been adopted in various communication-system standards. Due to the complexity of the decoding algorithm, LDPC decoders highly impact the system features such as silicon area, throughput, latency, and energy requirements. Therefore, this thesis deals with the conception and design of area-, latency-, and energy-optimized LDPC decoders. For a systematic analysis of different decoder realizations, a new methodology has been developed which has a specified application as the starting point and derives efficient solutions. Therein, the optimization comprises all levels of CMOS design starting from the algorithmic system level and ending with the physical implementation level. As a first step, accurate area, timing, and energy cost models have been derived for two basic decoder architectures to allow for a quantitative analysis and optimizations on various design levels. In the following optimization, these models can be used to quantitatively compare different design strategies. For an analysis of possible fixed-point implementations of the algorithm, a parameterized HDL model has been developed. Based on this model, saturation and quantization effects on the decoding performance have been studied using hardware-accelerated simulations. A systematic analysis of the architecture design space results in a new area-, latency-, and energy-efficient architecture. To verify the efficiency of this new architecture, a LDPC decoder has been designed for an exemplary high-throughput application in a 40-nm CMOS technology. The features of this decoder are compared to the implementations known from literature. It could be shown that the joint optimization on all design levels enables a significant increase of the decoder efficiency in terms of area, throughout and energy by a factor of ten.

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