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| 024 | 7 | _ | |2 HBZ |a HT020117521 |
| 024 | 7 | _ | |2 Laufende Nummer |a 38276 |
| 024 | 7 | _ | |2 datacite_doi |a 10.18154/RWTH-2019-06005 |
| 037 | _ | _ | |a RWTH-2019-06005 |
| 041 | _ | _ | |a English |
| 082 | _ | _ | |a 621.3 |
| 100 | 1 | _ | |0 P:(DE-588)1190055929 |a Meixner, Michael |b 0 |u rwth |
| 245 | _ | _ | |a Accurate power estimation of deep-submicron VLSI circuits considering delay effects and glitches |c vorgelegt von Michael Meixner, Dipl.-Ing. |h online |
| 246 | _ | 3 | |a Genaue Verlustleistungsvorhersage hochintegrierter Digitalschaltungen unter Berücksichtigung von Laufzeiteffekten und Glitches |y German |
| 260 | _ | _ | |a Aachen |c 2019 |
| 300 | _ | _ | |a 1 Online-Ressource (94 Seiten) : Illustrationen, Diagramme |
| 336 | 7 | _ | |0 2 |2 EndNote |a Thesis |
| 336 | 7 | _ | |0 PUB:(DE-HGF)11 |2 PUB:(DE-HGF) |a Dissertation / PhD Thesis |b phd |m phd |
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| 336 | 7 | _ | |2 ORCID |a DISSERTATION |
| 500 | _ | _ | |a Veröffentlicht auf dem Publikationsserver der RWTH Aachen University |
| 502 | _ | _ | |a Dissertation, Rheinisch-Westfälische Technische Hochschule Aachen, 2019 |b Dissertation |c Rheinisch-Westfälische Technische Hochschule Aachen |d 2019 |g Fak06 |o 2019-01-25 |
| 520 | 3 | _ | |a Steigende Integrationsdichten sowie der wachsende Bedarf nach Rechenleistung mobiler Endgeräte führen dazu, dass die Energieeffizienz integrierter Schaltungen fortlaufend an Bedeutung gewinnt. Um die Verlustleistung schon während des Schaltungsentwurfs berücksichtigen zu können sowie fundierte Optimierungsansätze zu ermöglichen werden akkurate Verfahren zur Vorhersage der Leistungsaufnahme digitaler Schaltungen benötigt. Die notwendige Abstraktion von physikalischen Phänomenen in beschleunigten Verfahren führt dazu, dass nicht alle Einflussfaktoren der Leistungsaufnahme adäquat berücksichtigt werden. Ein derartiger Effekt, der durch steigende Prozessvariationen an Einfluss gewinnt, ist die Erhöhung der Schaltaktivität auf Schaltungsknoten durch vorübergehende Signalpulse, sogenannte Glitches. Diese Pulse, die durch relative Unterschiede von Gatterlaufzeiten verursacht werden, sind in typischen Digitalschaltungen für einen signifikanten Anteil der Verlustleistung verantwortlich. Aufgrund ihrer starken Abhängigkeit von physikalischen Schaltungseffekten stellt die akkurate Vorhersage von Glitches und der durch sie verursachten Leistungsaufnahme auf höheren Abstraktionsebenen jedoch eine Herausforderung dar, die bisher nicht gelöst werden konnte. Im Rahmen dieser Dissertationsschrift werden Verfahren untersucht, welche die Genauigkeit der Leistungsschätzung digitaler CMOS-Schaltungen auf ausgewählten Abstraktionsebenen verbessern. Die beiden entwickelten Verfahren beleuchten unterschiedliche Herangehensweisen zur Berücksichtigung von Laufzeiteffekten und Glitches in der Verlustleistungsvorhersage und stellen wertvolle Werkzeuge zur Erhöhung der Vorhersagegenauigkeit bereit. |l ger |
| 520 | _ | _ | |a Continuously increasing transistor densities as well as the rising demand for mobile computing performance result in an ever-stronger focus on energy efficiency for integrated circuits. To account for the power consumption as early in the design of digital circuits as possible, accurate approaches towards power estimation are required. The abstraction from physical effects that is required for acceleration of the estimation may cause some factors that influence power consumption to be neglected. One of these effects, which is gaining in influence due to growing process variations, is the increased switching activity due to spurious signal pulses called glitches. These pulses are caused by relative differences of gate delays and cause a significant share of the power consumption in typical digital circuits. Due to the strong dependency on physical circuit characteristics the accurate estimation of glitches as well as their effect on power consumption on higher levels of abstraction is a challenge that could not be solved to this date. In this thesis approaches that increase power estimation accuracy of digital CMOS circuits on selected levels of abstraction are investigated. The two developed power estimation methodologies show distinct approaches to successfully take effects due to gate delays and glitches into account during power estimation and allow significant gains in accuracy. |l eng |
| 588 | _ | _ | |a Dataset connected to Lobid/HBZ |
| 591 | _ | _ | |a Germany |
| 653 | _ | 7 | |a delay effects |
| 653 | _ | 7 | |a digital circuits |
| 653 | _ | 7 | |a dynamic energy |
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| 700 | 1 | _ | |0 P:(DE-82)IDM00517 |a Negra, Renato |b 2 |e Thesis advisor |u rwth |
| 700 | 1 | _ | |0 P:(DE-82)IDM01616 |a Gemmeke, Tobias |b 3 |e Thesis advisor |u rwth |
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