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Scaling Logic Area With Multitier Standard Cells
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In
IEEE journal on exploratory solid-state computational devices and circuits 10, Seiten/Artikel-Nr.:82-88
2024
Online
DOI: 10.1109/JXCDC.2024.3482464
DOI: 10.18154/RWTH-2024-11775
URL: http://publications.rwth-aachen.de/record/998965/files/998965.pdf
Einrichtungen
Projekte
- BMBF 16ME0399 - Verbundprojekt: Neuro-inspirierte Technologien der künstlichen Intelligenz für die Elektronik der Zukunft - NEUROTEC II - (BMBF-16ME0399) (BMBF-16ME0399)
- BMBF 03ZU1106CA - NeuroSys: Algorithm-Hardware Co-Design (Projekt C) - A (03ZU1106CA) (03ZU1106CA)
Thematische Einordnung (Klassifikation)
DDC: 530
OpenAccess: 
PDF
Dokumenttyp
Journal Article (Review Article)
Format
online
Sprache
English
Anmerkung
Peer reviewed article
Externe Identnummern
SCOPUS: SCOPUS:2-s2.0-85207433222
WOS Core Collection: WOS:001349740300001
Interne Identnummern
RWTH-2024-11775
Datensatz-ID: 998965
Beteiligte Länder
Germany
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; Article Processing Charges ; Clarivate Analytics Master Journal List ; DOAJ Seal ; Emerging Sources Citation Index ; Fees ; IF < 5 ; JCR ; SCOPUS ; Web of Science Core Collection
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